 在千万级晶体管的芯片战场上，DFT测试Pattern就是工程师的“诊断听诊器”。本文浓缩产线实战精华，聚焦ATE最核心的三大Pattern：BSCAN（边界扫描） ScanDC（静态缺陷检测） ScanAC（动态时序攻防） 您将获得： ✅ 硬核检测范围 —— 从焊球微裂纹到时序违例的精准锁定 ✅ 失效密码破译 —— 幽灵短路、时钟抖动的典型症状解剖 ✅ ATE调试生存指南 —— ATE 调试步骤及技巧 1. BSCAN(Boundary Scan/JTAG)：边界扫描的本质是测试DUT I/O 的物理连接性，其失效主要集中在bonding和封装层面。 · 检测范围： DUT IO Pad的物理连接性（开路/短路） 测试硬件板级互连故障（PCB走线缺陷） DUT 内部TAP控制器状态机完整性 BSDL 模型与物理实现的匹配性 · 常见失效模型： Bonding失效：DUT内部键合金线断裂--OS Fail，DUT I/O PAD焊球虚焊(TDO 无响应) Pad 污染：ESD 损伤，氧化导致的I/O 泄露--OS，IIH/IIL Fail 时钟偏移：TCK/TMS信号时序违例（Setup/Hold违规）--常温 Vmax 设定下Bscan pattern 仍Fail BSDL错误：DFT pattern生成时虚拟I/O 未声明或映射错误--Relax Power & Test Period & VIH/L & VOH/L 后 Bscan pattern 仍稳定Fail · ATE 调试步骤及技巧：  检查该DUT OS及传统DC 测试项(IIH/IIL，VOH/VOL，IDD.etc)测试结果 逐一Relax 该测试项ATE Power , Test Period 及VIH/L，VOH/L Setting观察测试结果 确认 DFT Pattern Setting 已成功进入test mode 对失效IO 进行Pin Margin Test. 保证最佳Pin Margin Setting 后抓取Timing 波形并根据Timing 波形挪动 Drive edge 和Recive edge setting 修改Pattern 增加 TAP IR/DR TMS wait time 修改test clock duty cycle setting 对比不同温度下Pattern 失效规律 抓取 Fail Cycle 同DFT 团队协作进行pattern Dignostic。 2. Scan DC(Stuck-at Test)：Scan DC 测试是检测DUT 内部结构缺陷的"显微镜"，是Scan AC Pass 的前提和基础，其失效主由芯片制造时内部电迁移引起电阻动态变化导致。 · 检测范围： 组合逻辑固定型故障(DFT 链路被固定钳位在0/1 即 Stuck-at-0/1) 待测Function 扫描链结构性缺陷(扫描链断裂/短路) · 常见失效模型： 整链失效：扫描链断裂(OS & 传统DC 测试 & Bscan 测试Pass，某功能模式下Scan DC Pattern Fail，怀疑该功能模式下TDI→TDO路径中断) 局部失效：特定扫描单元故障(OS & 传统DC 测试 & Bscan 测试Pass， 共用I/O的不同module均出现Scan DC Pattern Fail，怀疑特定I/O 连接的扫描单元出现故障） 随机散点：组合逻辑固定故障(OS & 传统DC 测试 Pass, Scan DC Fail Pattern 无I/O共用特性，怀疑Scan 链路组合逻辑有固定缺陷) · ATE 调试步骤及技巧： 检查该DUT OS及传统DC 测试项(IIH/IIL，VOH/VOL，IDD.etc)测试结果 逐一Relax 该测试项ATE Power , Test Period 及VIH/L，VOH/L Setting观察测试结果 确认Scan DC Pattern 已成功进入test mode 对失效IO 进行Pin Margin Test. 保证最佳Pin Margin Setting 后抓取Timing 波形并根据Timing 波形挪动 Drive edge 和Recive edge setting 修改Pattern 增加 TAP IR/DR TMS wait time 修改test clock duty cycle setting 运行对应Chain Pattern 缩小Scan DC 检测范围 抬高Fail Pattern 电压设定，暴露DUT电阻性开路 抓取Fail cycle 反馈给研发同事，使用Clock Strobe技术定位链断裂点 3.Scan AC(at-Speed Test)：Scan Ac 的失效模型与产品良率强相关，需特别关注test clock 与 DFT clock 的协同性，对于跨时钟域路径DFT pattern在生成时，务必需检查OCC模块的切换时序已被测试覆盖。 · 检测范围： 时序逻辑的传输延时(Transition Delay) 时钟域交叉(CDC)路径同步失效 关键路径建立/保持时间违例 · 常见失效模型： 路径依赖失效:仅特定向量序列失效(仅特定模块Scan DC Scan AC Fail，Split Scan AC pattern 后该特定模块的某小部分检测 AC Chain pattern也Fail ) 温度敏感失效：高温下Setup违例，低温下Hold违例（相同Pattern和Steeing下常温该Scan AC pattern可Pass，高温下常见Setup Pattern 失效，低温下常见Setup pattern Pass 但Scan AC pattern 失效) 时钟偏斜(Skew)：Launch与Capture时钟相位失配(Scan DC Pass，Scan AC 出现大幅Fail) · ATE 调试步骤及技巧： 确认同功能模块Scan DC pattern Pass/Fail情况 Relex test Period 进行Scan AC测试 对失效Pattern 进行Pin Margin Test. 保证最佳Pin Margin Setting 后抓取Timing 波形并根据Timing 波形挪动 Drive edge 和Recive edge setting Burst Setup pattern & Scan AC pattern 排除因测试过程中clock 信号中断导致的Setup 状态丢失 修改test clock duty cycle setting Split pattern生成最小化路径测试向量集，减少因内部IR Drop 导致的Scan AC Pattern Fail Shmoo Plot分析，绘制电压/频率/温度三维失效边界 三温下检测Scan AC Setup pattern & Scan pattern Pass/Fail 情况。 抓取Fail cycle 反馈给研发同事进行Dignostic 确认具体失效模块。 |
